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[主观]
试用上升沿D触发器构成异步3位二进制加法计数器，要求画出逻辑电路图，以及计数器输入时钟CLK与D触发器输出端Q2~Q0的波形图。
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第3题
图题6－26所示为具有异步清除功能的同步四位二进制加法计数器74LS161组成的计数电路，试说明该
图题6-26所示为具有异步清除功能的同步四位二进制加法计数器74LS161组成的计数电路，试说明该计数电路是多少进制。
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图题6-26所示为具有异步清除功能的同步四位二进制加法计数器74LS161组成的计数电路，试说明该计数电路是多少进制。
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第4题
图题 6－24所示为异步4位二进制加法计数器74LS293组成的计数器电路，试说明该计数电路是多少进
图题 6-24所示为异步4位二进制加法计数器74LS293组成的计数器电路，
试说明该计数电路是多少进制计数器，并说明复位信号RESET的有效电平,
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图题 6-24所示为异步4位二进制加法计数器74LS293组成的计数器电路，
试说明该计数电路是多少进制计数器，并说明复位信号RESET的有效电平,
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第5题
早期的硬件乘法器设计中，通常采用加和移位相结合的方法，具体算法是（)，但需要有（)控制。
A、并行加法和串行右移;计数器
B、串行加法和串行右移;触发器
C、串行加法和串行移位;触发器
D、并行加法和串行左移;计数器
第8题
图题6－27所示为具有同步预置功能的同步四位二进制加法计数器74LS161组成的计数电路，试说明该
图题6-27所示为具有同步预置功能的同步四位二进制加法计数器74LS161组成的计数电路，试说明该计数电路是多少进制。
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图题6-27所示为具有同步预置功能的同步四位二进制加法计数器74LS161组成的计数电路，试说明该计数电路是多少进制。
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第9题
图题6－25所示为具有同步清除功能的同步四位二进制加法计数器74LS163组成的计数器电路，试说明
图题6-25所示为具有同步清除功能的同步四位二进制加法计数器74LS163组成的计数器电路，试说明该计数电路是多少进制。
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图题6-25所示为具有同步清除功能的同步四位二进制加法计数器74LS163组成的计数器电路，试说明该计数电路是多少进制。
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